systemverilog新增的always_comb，always_ff，和always_latch語句

在Verilog中，設計組合邏輯和時序邏輯時，都要用到always： 僅從關鍵字上，看不出設計者想要一個什么樣的電路。 SystemVerilog把always關鍵字細化了。對不同的 ...